https://verilogtorouting.org/

The Verilog-to-Routing (VTR) project is a world-wide collaborative effort among multiple research groups to provide a complete, open-source framework for conducting FPGA architecture and CAD research and development. This software flow begins with a Verilog hardware description of digital circuits, and a file describing the target hypothetical architecture, and elaborates, synthesizes, packs, places and routes the circuit, and performs timing analysis on the result.

Code license MIT License

https://code.google.com/p/vtr-verilog-to-routing/

Ну, yosis это лишь транслятор Verilog->RTL (что уже само по себе хорошо), а вот VTR это проект, который делает и это, и трассирует в добавок. Пробовал я, честно, разобраться в VTR, пытался собрать их исходники, покомпилять простые примеры. Но качество кода, документации и даже вспомогательного софта настолько низкое, что это поразило даже меня. Профессор, который это курирует, признался что это студенты делали. ABC вроде как часть VTR, не?
В общем, ужасно низкое качество и кода и документации, всё очень мутно.

http://forum.milandr.ru/viewtopic.php?f … =60#p21029

Отредактировано Лис (2019-05-06 13:15:57)